V Simposio de Sistemas de Tiempo Real (STR 2016)

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Comité organizador

  • J. Javier Gutiérrez García - Universidad de Cantabria
  • Michael González Harbour - Universidad de Cantabria


Comité de programa

  • Alejandro Alonso Muñoz - Universidad Politécnica de Madrid
  • Bárbara Álvarez Torres - Universidad Politécnica de Cartagena
  • Patricia Balbastre Betoret - Universidad Politécnica de Valencia
  • Manuel Capel Tuñón - Universidad de Granada
  • Alfons Crespo Lorente - Universidad Politécnica de Valencia
  • Juan Antonio de la Puente Alfaro - Universidad Politécnica de Madrid
  • Manuel Díaz Rodríguez - Universidad de Málaga
  • José María Drake Moyano - Universidad de Cantabria
  • Elisabet Estévez Estévez - Universidad de Jaén
  • Marisol García Valls - Universidad Carlos III de Madrid
  • Michael González Harbour - Universidad de Cantabria
  • J. Javier Gutiérrez García - Universidad de Cantabria
  • Marga Marcos Muñoz - Universidad del País Vasco
  • Pau Martí Colom - Universidad Politécnica de Catalunya
  • Joan Vila Carbó - Universidad Politécnica de Valencia
  • José Luis Villarroel - Universidad de Zaragoza
  • Juan Zamorano Flores - Universidad Politécnica de Madrid

Publicación

Las actas se publicarán con ISBN en el medio elegido por CEDI 2016: Editorial de la Universidad de Salamanca (Salamanca University Press).

CONTRIBUCIONES

Se solicitan artículos en la temática del simposio que pueden estar escritos en español o en inglés. La extensión máxima será de 12 páginas y el formato el utilizado por Springer LNCS (http://www.springer.de/comp/lncs/authors.html).
Para el envío de las contribuciones se subirá un fichero en formato PDF utilizando el enlace de Easy Chair https://easychair.org/conferences/?conf=cedi2016 y seleccionando el track STR.- V Simposio de Sistemas de Tiempo Real.

FECHAS

  • Envío de contribuciones:


    20 de mayo de 2016
    27 de mayo de 2016

  • Notificación de aceptación:


    17 de junio de 2016

  • Versión definitiva:


    8 de julio de 2016

PONENTES INVITADOS

Title: "Time Predictability and Composability in High-Performance Mixed-Criticality Multicore Systems."

  • Biografía

    Francisco J. Cazorla is a researcher at the National Spanish Research Council (CSIC). He is currently the leader of the group on Interaction between the Operating System and the Computer Architecture at Barcelona Supercomputing Centre (http://www.bsc.es/caos). His research area focuses on multithreaded architectures for both high-performance and real-time systems. He has co-authored over 100 papers in inter- national refereed conferences. He has participated in several projects with industry including several proces- sor vendor companies (IBM, Sun microsystems) and European FP6 (SARC) and FP7 Projects (MERASA, parMERASA, SAFURE, PROARTIS). He currently leads the PROXIMA project and one project with the European Space Agency.

  • Resumen

    The fundamental paradigms for the definition of Critical-Real Time Embedded Systems (CRTES) architectures are changing due to cost pressure, flexibility, extensibility and the demand for increased func- tional complexity. CRTES have been based on the federated architecture paradigm, which simplifies verifi- cation by providing a separation of responsibilities, hence enabling each provider to implement the hardware and software for a particular function independently from other suppliers. However, implementing an in- creasing amount of functionality on a Federated Architecture requires a high number of hardware units, mak- ing federated implementations inefficient in terms of size, weight and power consumption.

    To cope with such problem, the automotive and avionics industries are adopting Integrated Architectures (IA). One fundamental requirement of integrated architectures is to ensure that incremental qualification (verification) is possible, whereby each software partition can be subject to verification and validation – including timing analysis – in isolation, independent of the other partitions, with obvious benefits for cost, time and effort. In this talk I will focus on the timing component of incremental qualification. I will present some hardware support that can enable composability while providing high performance. I will also talk about existing soft- ware support to increase time predictability and time composability. I will also talk about the feasibility of a probabilistic timing analysis approach, and the hardware support required in order to enable it, as a way to provide high performance and time composability.

PROGRAMA

Jueves 15 de septiembre

  • 16:00-17:30 Bienvenida y conferencia invitada

    Colegio Arzobispo Fonseca, Salón Actos

    Time Predictability and Composability in High-Performance Mixed-Criticality Multicore Systems
    Francisco J. Cazorla
    BSC (Barcelona Supercomputing Center)

  • 18:00-19:30 Middleware de comunicaciones y casos de estudio

    Edificio Multiusos I+D+i, Sala 12.2

    Un Middleware Centrado en Datos para el Control en Tiempo Real de Redes de Energía Inteligentes
    Jaime Chen, Eduardo Cañete, Manuel Díaz, Daniel Garrido y Krzysztof Piotrowski

    Comportamiento del middleware de comunicaciones Ice en entornos con y sin virtualización
    Jorge Domínguez Poblete, Marisol García Valls y Christian Calva-Urrego

    Análisis de herramientas de generación automática de código para modelos Simulink
    Beatriz Lacruz, Jorge Garrido, Juan Zamorano y Juan A. de La Puente

Viernes 16 de septiembre

  • 9:00-10:30 Sistemas operativos y gestión de recursos

    Edificio Multiusos I+D+i, Sala 12.2

    Selección de una arquitectura many-core comercial como plataforma de tiempo real
    David García Villaescusa, Michael González Harbour y Mario Aldea Rivas

    Servicios de tiempo real en el sistema operativo Android
    Alejandro Pérez Ruiz, Mario Aldea Rivas y Michael González Harbour

    Diseño y gestión de la demanda flexible de recursos en aplicaciones multimedia
    Aintzane Armentia, Unai Gangoiti, Elisabet Estevez y Marga Marcos

  • 11:00-12:30 Modelado, análisis temporal, configuración y optimización

    Edificio Multiusos I+D+i, Sala 12.2

    Obtención del WCET óptimo con caches de instrucciones bloqueables (Lock-MS) en Otawa
    Alba Pedro-Zapater, Clemente Rodríguez, Juan Segarra, Rubén Gran y Víctor Viñals-Yúfera

    Herramienta de configuración para sistemas IMA-SP
    Yolanda Valiente, Patricia Balbastre y José Enrique Simó

    Interpretación de dos algoritmos EDF on-line para la optimización de sistemas distribuidos de tiempo real
    Juan M. Rivas y J. Javier Gutiérrez



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